基于PIC18F86J94的音视频监视系统设计

基于PIC18F86J94的音视频监视系统设计

 

　　本文探讨在PIC18F86J94 FPGA中实现设计的一些难题，然后用一个项目作为示范来详解充分利用其功能集的技法。设计过程包括几个步骤，从针对应用选择适合的Virtex-5开始。为便于本文叙述，我们假定IP模块已经过汇编，并且已经就绪备用或已经用CORE Generator生成。

 

　　要满足这些技术条件，在实现设计时必须考虑几个因素。其中的主要因素是时钟要求分析、初始布局规划、核生成和IP集成、时序约束定义以及布局布线后的时序分析和时序校正。但首先要决定FPGA的选择。

 

　　本设计的时钟控制要求包括：一个以150MHz-200MHz频率运行的全局系统时钟，具有若干PLL供所有内部逻辑用来进行处理；一个以250MHz频率运行的全局时钟，具有PLL/DCM的PCI Express链接；一个以250MHz频率运行的全局时钟缓冲器(带有PLL和DCM)用于以太网MAC；以及一个200MHz的时钟(由PLL/DCM生成)，用于I/O模块中的逐位去歪斜等。

 

　　Virtex-5 FPGA共有18个I/O组，可以将各种输入/输出对映射到这些I/O组。有几个I/O组支持20对输入/输出或10个全局时钟。其他I/O组则大多支持40对输入/输出，每对输入/输出上有4个输入时钟功能引脚和8个输出时钟功能引脚。

 

　　在设计PCI Express与系统局部总线之间的桥接器时，我们使用了BAR(起存储器或I/O区域芯片选择的作用)来访问存储器映射或I/O映射的寄存器或Block RAM，确保该核及总线能正确访问所有寄存器或Block RAM。

 

　　因为我们是在用高速源同步输入和输出进行设计，所以Virtex-5的逐位去歪斜功能帮助我们在输入和输出级满足建立和保持要求，逐位去歪斜功能内置于所有I/O模块。对于源同步输入，源同步时钟使用BUFIO或BUFR，因此会引入附加延迟。为了补偿此延迟，我们通过一个IODELAY实例来驱动数据和时钟输入，该实例是按照具有已知延迟计数的输入延迟模式配置的。我们通过修改延迟计数值来帮助满足输入级的时序要求。

 

　　输出级的情况与此相似。因为同步时钟信号是随数据传送，我们需要确保数据和时钟信号的传送方式能满足FPGA或ASIC在另一端的建立和保持要求。对于时钟和数据输出，我们都使用了按照具有已知延迟计数值的输出延迟模式配置的IODELAY实例。

 

　　对设计进行布局布线后，我们运行了静态时序分析(STA)和时序仿真，以了解是否存在其他时序错误。对于STA，我们确保时序报告涵盖了有约束和无约束的全部通路。通过使用STA报告，我们可以鉴定输入/输出时序和内部系统时序。

 

　　事实证明，基于Virtex-5的FPGA非常适合我们的视频监视系统的要求。区域时钟缓冲器和I/O时钟缓冲器使我们能够支持多信道源同步音视频输入。而且，该器件的PCI Express和千兆位以太网MAc硬宏为我们提供了进行远程监视所需的全球连接能力。